// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  module_reg_offset_field.h
// Project line  :  IP
// Department    :  
// Author        :  Jason, Edward
// Version       :  .1
// Date          :  2011/11/29
// Description   :  The DDR PHY Controller Block
// Others        :  Generated automatically by nManager V4.2 
// History       :  Jason, Edward 2018/03/19 12:28:13 Create file
// ******************************************************************************

#ifndef __MODULE_REG_OFFSET_FIELD_H__
#define __MODULE_REG_OFFSET_FIELD_H__

#define module_MAJOR_LEN    8
#define module_MAJOR_OFFSET 8
#define module_MINOR_LEN    8
#define module_MINOR_OFFSET 0

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#define module_CTL_CKE_BYPASS_OFFSET 31
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#define module_PIC_PHYUPD_REQ_OFFSET 30
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#define module_JTMT_EN_OFFSET        23
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#define module_CST_EN_OFFSET         22
#define module_ACDVREFS_EN_LEN       1
#define module_ACDVREFS_EN_OFFSET    21
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#define module_ACDVREFT_EN_OFFSET    19
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#define module_CAT_EN_OFFSET         11
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#define module_WL2_EN_OFFSET         7
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#define module_DLYMEAS_EN_OFFSET     2
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#define module_PLL_INIT_EN_OFFSET    1
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#define module_RETRAIN_ACTIVE_OFFSET 31
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#define module_CAT_ERR_OFFSET        10
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#define module_RDET_ERR_OFFSET       8
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#define module_WL2_ERR_OFFSET        7
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#define module_GDST_ERR_OFFSET       6
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#define module_GT_ERR_OFFSET         5
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#define module_DLYMEAS_ERR_OFFSET    2
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#define module_PLL_LOCK_ERR_OFFSET   1
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#define module_CK_PHY_CLKGATED_OFFSET 9
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#define module_DX_PLL_POWERDOWN_23_OFFSET 24
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#define module_AC_PLL_EN_CAL_OFFSET       9
#define module_AC_PLL_ENPHSEL_LEN         1
#define module_AC_PLL_ENPHSEL_OFFSET      8
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#define module_PLL_FREQ_RANGE_OFFSET      4
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#define module_DLYTRACK_CYC_TAP_OFFSET     26
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#define module_DLYTRACK_DQSG_TAP_OFFSET    22
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#define module_DYNAMIC_DQSG_PH_ONLY_OFFSET 15
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#define module_DLY_TRACK_LIMIT_OFFSET      8
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#define module_DLY_MEAS_TYPE_2T_OFFSET     7
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#define module_PHY_AUTOREF_EN_OFFSET       6
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#define module_DYNAMIC_DQSEN_OFFSET        5
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#define module_DYNAMIC_DQSGEN_OFFSET       4
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#define module_DLYTRACK_DQSGTH_OFFSET      2
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#define module_DLY_TRACK_TYPE_OFFSET       1
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#define module_ZCFUZZY_EN_OFFSET          31
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#define module_ZCAL_RESULT_SEL_OFFSET     24
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#define module_ZCOMP_NUM_OFFSET           12
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#define module_TZCOMP_UPDDLY_OFFSET       6
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#define module_ZCODE_PDRV_CAL_OFFSET  24
#define module_PDRV_CAL_RESULT_LEN    1
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#define module_ZCODE_PDRV_OFFSET      16
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#define module_ZCODE_NDRV_CAL_OFFSET  8
#define module_NDRV_CAL_RESULT_LEN    1
#define module_NDRV_CAL_RESULT_OFFSET 7
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#define module_CFG_TPPD_OFFSET             16
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#define module_MRS_SEQ_PROG_EN_OFFSET      14
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#define module_DDR4PAR_EN_OFFSET           13
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#define module_LPDDR23_EARLY_CAT_EN_OFFSET 12
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#define module_LPDDR23_MRW_RST_CA3T_OFFSET 11
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#define module_LPDDR23_ZQC_EN_OFFSET       10
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#define module_LPDDR23_MRW1617_EN_OFFSET   9
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#define module_LPDDR23_PRE_EN_OFFSET       8
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#define module_LPDDR23_MRW11_EN_OFFSET     7
#define module_MADDR_MIR_LEN               1
#define module_MADDR_MIR_OFFSET            6
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#define module_MA2T_OFFSET                 5
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#define module_NOSRA_OFFSET                4
#define module_DRAM_TYPE_EXD_LEN           1
#define module_DRAM_TYPE_EXD_OFFSET        3
#define module_DRAM_TYPE_LEN               3
#define module_DRAM_TYPE_OFFSET            0

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#define module_T_RC_OFFSET  26
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#define module_T_RAS_OFFSET 16
#define module_T_RCD_LEN    4
#define module_T_RCD_OFFSET 12
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#define module_T_RP_OFFSET  8
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#define module_T_WTR_OFFSET 4
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#define module_T_RTP_OFFSET 0

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#define module_T_RTW_OFFSET 25
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#define module_T_RFC_OFFSET 16
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#define module_T_FAW_OFFSET 9
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#define module_T_MOD_OFFSET 4
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#define module_T_MRD_OFFSET 0

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#define module_T_DLLK_OFFSET 20
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#define module_T_CKE_OFFSET  16
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#define module_T_ZCAL_OFFSET    0

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#define module_T_CCD_DDR4_OFFSET 28
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#define module_T_ODTON_OFFSET    24
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#define module_T_VREF_OFFSET     20
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#define module_T_CCD_S_OFFSET    16
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#define module_T_ODT_OFFSET      12
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#define module_T_WLO_OFFSET      7
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#define module_T_WR_EXT_OFFSET   6
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#define module_T_WLMRD_OFFSET    0

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#define module_WODT_RANK3_OFFSET 12
#define module_WODT_RANK2_LEN    4
#define module_WODT_RANK2_OFFSET 8
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#define module_WODT_RANK1_OFFSET 4
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#define module_WODT_RANK0_OFFSET 0

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#define module_DETSKIPEYOP_OFFSET 31
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#define module_DTRERRSTOP_OFFSET  30
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#define module_GDSRTEN_OFFSET     23
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#define module_GTFBACK_EN_OFFSET  22
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#define module_WL_PH_DELTA_OFFSET 16
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#define module_BUSY_EN_CNT_OFFSET 12
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#define module_DQSGSL_MRGN_OFFSET 4
#define module_DTR_RANK_LEN       4
#define module_DTR_RANK_OFFSET    0

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#define module_WDERT_BDL_CHECK_STEP_OFFSET 26
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#define module_WDERT_BDL_SHIFT_STEP_OFFSET 24
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#define module_DTBANKGRP_TG1_OFFSET        20
#define module_DTBANKGRP_LEN               3
#define module_DTBANKGRP_OFFSET            16
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#define module_RANK_EN_OFFSET              0

#define module_DTROW_LEN     16
#define module_DTROW_OFFSET  16
#define module_DTCOL_LEN     12
#define module_DTCOL_OFFSET  4
#define module_DTBANK_LEN    3
#define module_DTBANK_OFFSET 0

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#define module_BRST_CNT_OFFSET           25
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#define module_RNK_SW_MODE_OFFSET        24
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#define module_BIST_FAIL_STOP_OFFSET     16
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#define module_DFI_PHYUPD_DISABLE_OFFSET 15
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#define module_SSO_BIST_CNT_OFFSET       11
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#define module_BIST_PAT_OFFSET           8
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#define module_CKEOEN_OFFSET            11
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#define module_CKOEN_OFFSET             8
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#define module_LP_CK_SEL_OFFSET         3
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#define module_REG_SEL_DFICLK_RX_OFFSET 1

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#define module_RETRAIN_THRD_OFFSET 16
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#define module_FAST_WL2_EN_OFFSET       5
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#define module_CDGC_DONE_CNT_OFFSET       20
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#define module_EMPTY_TIME_OFFSET          16
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#define module_GTRT_PH_RELOAD_TYPE_OFFSET 15
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#define module_LPBK_GT_RDEN_TYPE_OFFSET   14
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#define module_WDERT_SHIFT_STEP_OFFSET    8
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#define module_RADIX3SEL_OFFSET           5
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#define module_NOPRE4WL_OFFSET            4
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#define module_NOMRS4RDET_OFFSET          3
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#define module_WDERT_CHECK_STEP_OFFSET        16
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#define module_ONE_PHASE_CODE_OFFSET          8
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#define module_DBI_REG_PASSTHROUGH_OFFSET     3
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#define module_DYN_DQSGBDL_TRANS_OFFSET 16
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#define module_DQSGRT_CHK_OFFSET        8
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#define module_SW_WLMODEB_OFFSET          4
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#define module_SW_GTMODE_OFFSET           1
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#define module_SW_MRW_OP_OFFSET     16
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#define module_SW_MRW_MA_OFFSET     8
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#define module_DTROW_TG1_OFFSET  16
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#define module_VREFT_NO_DEC_OFFSET        21
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#define module_VREFT_METHOD2_OFFSET       14
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#define module_DCC_EN_OFFSET              13
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#define module_VREFT_HOR_UPDATE_OFFSET    12
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#define module_DVREFT_MINV_OFFSET   6
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#define module_HVREFT_MINV_OFFSET   8
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#define module_CFG_FAST_RDET_CNT_OFFSET      8
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#define module_FAST_GT_INCGRESS_OFFSET 8
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#define module_PH_MASK_EN_OFFSET          1
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#define module_TCAENT_OFFSET    8
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#define module_CA_SAMP_NUM_PH_OFFSET    8
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#define module_ADDRPH_A_LEFT_OFFSET  8
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#define module_T_DRAM_CLK_DISABLE_OFFSET         4
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